HDL Coder

FPGA 设计自动化

HDL 中的 HDL Workflow Advisor 可以自动执行将 MATLAB 算法和 Simulink 模型实施到 Xilinx 和 Altera FPGA 的工作流程。HDL Workflow Advisor 集成了 FPGA 设计流程的所有步骤,包括:

  • 检查 Simulink 模型的 HDL 代码生成兼容性
  • 生成 HDL 代码、HDL 测试工作台和协同仿真模型
  • 通过与 Xilinx ISE 和 Altera Quartus II 集成,执行合成和时序分析
  • 估算设计中的资源使用
  • 使用关键路径时序回注 Simulink 模型
Back annotating a Simulink model with critical path timing.
使用关键路径时序回注 Simulink 模型。HDL Workflow Advisor 会在 Simulink 中突出显示关键路径时序,以帮助识别速度瓶颈并提高设计性能。

您可以查看合成后时序报告并回注 Simulink 模型,以识别时序约束瓶颈。与合成工具的这一集成实现了快速设计迭代,并显著缩短了 FPGA 设计周期时间。

下一页: 验证 HDL 代码

试用 HDL Coder

获取试用版软件

运用MATLAB和Simulink加快FPGA设计和速度以及面积优化

观看网上技术交流会录像