HDL Coder

为 FPGA 和 ASIC 设计生成 Verilog 和 VHDL 代码

HDL Coder™ 利用 MATLAB® 函数、Simulink® 模型和 Stateflow® 图生成可移植、可综合的 Verilog® 和 VHDL® 代码。生成的 HDL 代码可用于 FPGA 编程或 ASIC 原型开发和设计。

HDL Coder 提供了一个 Workflow Advisor,可以自动执行 Xilinx® 和 Altera® FPGA 编程。您可以控制 HDL 架构和实施、突出显示关键路径,并估算硬件资源利用率。HDL Coder 在 Simulink 模型与生成的 Verilog 和 VHDL 代码之间提供了可追溯性,使高完整性应用程序的代码验证遵守 DO-254 和其他标准。

运用MATLAB和Simulink加快FPGA设计和速度以及面积优化

观看网上技术交流会录像

试用 HDL Coder

获取试用版软件