Simulink Design Verifier

主要特性

  • Polyspace® 和 Prover Plug-In® 形式化分析引擎
  • 死逻辑、整数和定点溢出、被零除与设计属性冲突的检测
  • 功能和安全需求建模的模块和函数
  • 根据功能需求和模型覆盖目标(包括条件、判定和修订的条件/判定 (MCDC))生成测试向量
  • 模型属性验证功能,能生成冲突示例以供分析和调试
  • 支持定点和浮点模型

Simulink Design Verifier 用于在 Simulink® 环境中进行模型分析。您不需要生成代码,就可以在早期验证设计并确认需求。因此,您可以在整个设计流程中执行验证和确认。使用 Simulink Design Verifier 进行模型分析是对仿真的一个补充,它能够将仿真结果用于形式化方法进行模型分析。

Simulink Design Verifier 支持通常用于嵌入式控制设计的 Simulink 与 Stateflow® 离散时间模型。

Design error detection in a model using Simulink Design Verifier.
在模型中使用 Simulink Design Verifier 进行设计错误检测。红色高亮显示的模块存在设计错误;绿色高亮显示的子系统已证实无错误。
下一页: 基于模型的设计中的形式化方法

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