Simulink Design Verifier

识别设计错误、生成测试用例、验证设计需求

Simulink Design Verifier™ 使用形式化方法来识别模型中难以发现的设计错误,而无需进行大量测试或仿真。检测到的设计错误包括死逻辑、整数溢出、被零除以及属性与断言冲突。

Simulink Design Verifier 会分别高亮显示含有错误的模块和已证实不存在这些错误的模块。对于每个存在错误的模块,它会计算信号边界并生成可重现仿真错误的测试向量。

生成的测试向量提供各种仿真输入,执行由测试目标指定的各种模型功能。这些测试向量、设计属性和测试目标也可以用于软件在环 (SIL) 和处理器在环 (PIL) 的代码测试。

了解更多关于基于模型的设计中的检验、验证和测试汽车航空工业自动化应用程序中对各种认证标准的支持的信息。

Polyspace 代码验证器:将您从代码运行错误中解放出来

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Nishaat Vasi

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来自 Nishaat Vasi、 Simulink Design Verifier 技术专家